Xilinx GMII TO RGMII IP核介绍及使用-程序员宅基地

一、引言

本文为个人理解，用于记录学习经验，有任何错误可以指出讨论。

二、用途

该IP核一般用于ZYNQ的PS端控制PL端的以太网接口，在BD中将PS端的GMII转成RGMII。之前看到过手写的GMII TO RGMII模块，使用的Xilinx原语编写，可适用于多数FPGA芯片，该IP核仅适用于ZYNQ 7000系列和 ZYNQ Ultrasclae MPsoc，其余芯片好像基本没有这个IP核，具体看该芯片IP库中能不能使用。

。三、系统架构

MDIO_GEM :MDIO配置总线；

GMII:GMII配置总线；

tx_reset/rx_reset:读写复位，高有效，PS端的复位时低有效，使用时需要加一个反相器；

clkin: ZYNQ7000系列使用200Mhz时钟，ZYNQ Ultrasclae+ MPSOC使用375Mhz时钟；

MDIO_PHY:接PHY芯片管脚；

RGMII：接RGMII管脚。

以下接口均为输出，暂未用到

ref_clk_out：仅对Core配置中的共享逻辑有效。这是通过BUFG的clkin信号，用于驱动核心的多个实例的ref_clk_in；

mmcm_locked_out:仅对核心配置中的共享逻辑有效，并且如果未选择外部时钟选项。这表示MMCM已锁定；

gmii_clk_125m_out:仅对核心配置中的共享逻辑有效，并且如果未选择外部时钟选项。这个125MHz的时钟是由MMCM从clkin生成的,25Mhz和2.5MHz一样；

link_status:从RGMII带内信令解码的链路状态,0=链路断开,1=链路接通；

clock_speed[1:0]:从RGMII带内信令解码的链路速度

00:10 Mb/s；

01:100 Mb/s；

10:1 Gb/s；

11:保留；

duplex_status:从RGMII带内信令解码的双工状态。0=半双工1=全双工；

speed_mode[1:0]:指示线路速率。当GMII时钟在内部产生时，该信号由时钟MUX使用。00:10 Mb/s 01:100 Mb/s 10:1 Gb/s 11:保留。

三、IP配置

External Clock:选择此选项可从外部获取GMII时钟。选择时，确保GMII时钟频率适用于线路速率：10 Mb/s为2.5 MHz，100 Mb/s为25 MHz，1000 Mb/s为125 MHz，一般不选此选项。

Instantiate IDELAYCTRL in design :选择此选项可以实例化核心中的IDELAYCTRL基元。在设计中使用输入/输出延迟基元时，应实例化IDELAYCTRL基元。此核心使用它们，因此默认情况下会选择此选项。

如果您的设计为RGMII I/O也映射到的I/O库实例化了IDELAYCTRL基元，则不应选择此选项。

如果“Include Shared Logic in the Example Design”配置中仅存在一个核心实例，则需要在设计中实例化IDELAYCTRL基元。

PHY _Address：PHY地址是用于标识MDIO事务中的核心的5位地址。有效范围为0到31。此处的PHY地址必须与分配给板载PHY的地址不同，默认选项即可。

Provide 2 ns Skew on RGMII TXC ：在RGMII TXC上提供2 ns偏斜–选择此选项可选择相对于RGMII TX D在RGMII TXC上添加2 ns偏斜的位置。如果在FPGA中添加了偏斜，则可以通过ODELAY（仅存在于设备HPIO中）或通过MMCM。

Include Shared Logic in the Core：选择此选项可将共享时钟资源作为核心本身的一部分包括在内。当设计中仅使用一个核心实例，或者此核心实例是要生成的多个核心中的第一个时，请使用此选项，默认此选项。
Include Shared Logic in the Example Design：当核心中不需要共享时钟资源时，请选择此选项。只有在设计中使用了多个核心实例，并且已经生成了第一个核心实例时，才使用此选项。这样可以保留计时资源。

最后在PS端中配置好Ethernet口连接IP核。

本文链接：https://blog.csdn.net/weixin_63989952/article/details/135519147

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